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大部份高速數位產品都使用時脈來進行系統定時同步，在一個時脈周期中必須完成一系列作業，包括一個邏輯深度內的所有門切換時延、晶片內部以及晶片之間的傳播時延、互連引起的上升時間或充電時延、設立和保持時間，以及時脈與數據線之間的偏差等等。定時預算負責給每個時延源分配時間。本文介紹在滿足功能要求的前提下，如何解決高速數位PCB設計產品中定時預算、噪音預算和EMC測試要求所面臨的挑戰。

 

抖動指的是從一個周期到下一個周期之間，時脈或數據沿到達時間的變化。訊號傳播時延源可能是隨機性的(當這個抖動無法預測時)，也可能是確定性的(當抖動量大小能夠預測時，如當上升時間可與位周期相較時符號間干擾引起的抖動)。最后，PCB設計人員必須特定時預算增加一個‘裕量’，用來補償無法淮確預測的所有其他因素。不確定性越多，意味著需要越大的裕量來確保產品正確工作。

圖1：包含三個數據位的簡單匯流排。

 

隨著時脈頻率的提高，時脈周期變得越來越短。PCB設計人員努力透過縮減定時預算中每個計畫的時間分配來達到更高的時脈頻率目標。PCB設計人員越能淮確預計定時預算中的每項因素，需要的裕量就越小。裕量減少之后，相應地就能允許在繼續滿足定時預算的前提下來縮短時脈周期。

 

有一種確定性抖動是來自于匯流排中相鄰導線之間的串擾(即使在低損耗互連中也不例外)。采用能夠預測串擾的互連模型和一種能夠分析定時中串擾效應的優秀模擬器，PCB設計人員可以淮確預測串擾引起的確定性抖動，因而可以將抖動預算降到最低并減少裕量。透過認識串擾引起的抖動來源，可以將其影響降到最低，并采取成本與性能之間的折衷，使最終產品實現最最佳化。

 

串擾引起的抖動

當某根數據位導線上訊號的到達時間受到相鄰數據位導線上同時出現訊號的影響時，便會發生串擾引起的抖動。

圖2：受擾線上訊號的到達時間與模擬條件有關。

 

例如，考察一條包含三個數據位的簡單匯流排(圖1)，每根數據位導線為一條9英寸長的50歐姆表層線(線寬和間隔都是5mil)。這條匯流排的中央數據位線將成為受擾線。PCB設計人員可以在三種相應的條件下模擬接收器端的訊號到達時間。可以模擬所有兩根‘入侵線’，即受擾線兩側的相鄰數據位線，分別讓它們停止傳輸訊號、傳輸與受擾線相同的數據位，或傳輸與受擾線相反的數據位訊號。模擬結果顯示，受擾線上訊號的到達時間與模擬條件有關(參見圖2)。當其他數據位線停止傳輸訊號時，總時延為1.5ns左右，而其他兩種條件下，根據匯流排上所傳輸的數據位模式，訊號的到達時間變化為±0.1ns，或者說約為總時延的7％。

 

當‘入侵線’與‘受擾線’驅動同樣的數據位時，受擾線上的時延增大。當‘入侵線’上的數據位相反時，受擾線上的時延減少。如果在定時預算中忽略了這種形式的確定性抖動，產品就有可能出現故障(或者必須將所需的裕量增大)。藕合的容性或感性電流加到安靜的導線上，將會影響到達時間和串擾引起的確定性抖動。雖然遠端串擾和串擾引起的確定性抖動來源相同，但抖動幅度與總串擾無關，也與上升時間無關。訊號傳播速度的變化導致了串擾引起的確定性抖動，PCB設計人員可以透過仔細設計來將其消除。設計一個包含大量串擾，卻沒有確定性抖動的系統是有可能的。

圖3：當一條表層線導線與周圍導線距離較遠且相互隔離時，沿這條導線傳播的訊號的一些場線將僅僅分佈在導線材料內部，而另一些場線則穿越空氣分佈在訊號與返迴路徑間。

 

確定性抖動與訊號速度

95%以上的電路板使用FR4材料。訊號透過一條均質傳輸線的傳播時延僅僅與訊號傳播時所面對的有效介電常數(kEFF)相關。如果kEFF約為3.5(FR4表層線中的kEFF可能就是這個值)，則訊號的傳播速度大致為：12英寸/ns/=6.4英寸/ns。例如，一條9英寸長導線的時延約為：長度/6.4英寸/ns=9/6.4=1.4ns。如果再加上因2pF輸入門電容器引起的上升時間變長而導致的0.1ns左右的時延，就得到了約1.5ns的總傳播時延。

 

由匯流排上位模式引起的kEFF的任何變化都將影響所有數據線上的訊號速度，而訊號速度影響傳播時延，反過來又會對抖動產生影響。但相鄰訊號線上的位模式怎么會影響受擾線上訊號所面對的kEFF呢？答案全在于邊緣場線。

 

當一條表層線導線與周圍導線距離較遠且相互隔離時(圖3)，沿這條導線傳播的訊號的一些場線將僅僅分佈在導線材料內部，而另一些場線則穿越空氣分佈在訊號與返迴路徑之間。延伸到導線寬度之外的場線稱為邊緣場線。在一條50歐姆的FR4表層線中，訊號與返迴路徑之間的電容器約有一半是由邊緣場引起的。

圖4：不同邊緣場的分佈。

 

相鄰入侵訊號線的存在會影響受擾線的邊緣場分佈，具體情況取決于入侵線上的位模式。當兩根入侵線攜帶與受擾線相同的數據位時，所有三條訊號線上的電壓相同，導線上方空氣中的邊緣場線很少。

 

當相鄰入侵線上的數據位與受擾線上的數據位相反時，受擾線與入侵線之間有很大壓差，并且存在許多邊緣場。受擾線到返迴路徑之間場線的分量越大(空氣中的場線與導線材料中的場線相較)，kEFF就越小。這些不同邊緣場的分佈如圖4所示。

 

當入侵線上的位模式與受擾線相同時，后者面對的kEFF增大，這將導致傳播速度降低，時延變長。當入侵線上的位模式與受擾線相反時，受擾線上的kEFF減少，傳播速度提高，時延變短。在前述的例子中，由于三條數據位線之間的藕合非常緊密，邊緣場與kEFF變化引起的確定性抖動達±0.1ns(總時延為1.5ns)。

圖5：對于受擾線的場線來說，介電系數一樣，都等于導線條帶的介電常數。

 

將確定性抖動降到最低

降低串擾導致的確定性抖動的一種途徑是透過加大導線之間的間隔來降低邊緣場的覆蓋程度。例如，透過將導線間隔增大到線寬的兩倍(這是為獲得可接受的近端串擾而采取的一個常用設計規則)，在總時延為1.5ns的情況下，可將確定性抖動降低到60ps以下，即總時延的4％。

 

減少受擾線與入侵線之間的間隔不僅會導致確定性抖動，還會引起串擾問題。為了降低串擾和抖動，導線間隔應盡可能加大，或至少兩倍于線寬。但是，這種方法意味著降低印刷電路板的密度(可能導致成本增加)。PCB設計人員需要一種EDA工具來淮確預計串擾和確定性抖動，以評估成本與性能之間的折衷。一個整合二維場解決方案的模擬器不僅要自動考慮噪音效應，而且還應該將與串擾相關的確定性抖動納入考慮。

 

消除確定性抖動

空氣中邊緣場的變化引起串擾導致的確定性抖動時，在同質介電分佈結構中將不會發生任何確定性的抖動，例如完全內嵌的表層線或帶狀線。在一個帶狀線幾何中，受擾線與入侵線之間的邊緣場可能發生緊密的相互作用，但無論邊緣場如何分佈，對于受擾線的場線來說，介電系數一樣，都等于導線條帶的介電常數(圖5)。

圖6：入侵線無訊號、入侵線位模式與受擾線相同及相反三種情形下對受擾訊號到達時間的模擬結果。

 

對于極端情況，當導線間隔等于50歐姆帶狀線中的線寬時，kEFF總是等于導線材料的介電常數，而與入侵線上的位模式無關。當位模式改變時，受擾線上沒有抖動。圖6顯示了入侵線無訊號、入侵線位模式與受擾線相同及相反三種情形下對受擾訊號到達時間的模擬結果。雖然受擾線上出現大量串擾電壓，但受擾線上訊號的到達時間沒有發生抖動。

 

在定時嚴格的設計中，PCB設計人員可以將所有對定時感應的訊號線佈設在掩埋的帶狀線層中，以消除抖動的一個來源，并降低所需的總定時預算。在選擇整合有二維場解決方案的模擬器時，應該選擇一種自動將噪音以及與串擾相關的確定性抖動納入考慮的工具。